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圖片來源：界面圖庫

5月25日，在國際電路與系統(tǒng)研討會ISCAS 2026上，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波在“半導(dǎo)體新路徑探索與實踐”主旨演講中，正式發(fā)表半導(dǎo)體產(chǎn)業(yè)發(fā)展的新原則“韜（τ）定律”。

按照華為的官方表述，該定律主張以“時間（τ）縮微”替代“幾何縮微”，通過邏輯折疊（LogicFolding）等技術(shù)，持續(xù)壓縮信號傳播時延，不斷提升晶體管密度，從而實現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進。

華為將其定義為半導(dǎo)體與電子系統(tǒng)演進的新指導(dǎo)原則。實際上，這也是中國廠商首次在半導(dǎo)體領(lǐng)域提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則。

普羅資本產(chǎn)業(yè)合伙人丁珉向界面新聞記者解讀稱，韜（τ）定律與摩爾定律實際上是在不同維度上追求計算系統(tǒng)的性能。

其中，摩爾定律追求的是單顆芯片通過制程微縮，即縮小晶體管尺寸、提升單芯片算力。韜（τ）定律則換了一個視角，把著眼點放在整個計算系統(tǒng)的均一化晶體管密度上。

他對界面新聞記者表示，傳統(tǒng)計算系統(tǒng)中，CPU、GPU與存儲芯片之間的物理距離往往在厘米甚至分米量級，形成一個個集成電路晶體管的孤島，平均到給定面積或體積，整體密度并不算高。

而通過先進封裝把芯片盡可能拉近，即使單顆芯片的制程停留在7納米或12納米，整個體系的晶體管面密度和體積密度也能達到與更高制程系統(tǒng)相當(dāng)?shù)乃健?/span>

“追求整個體系晶體管的面密度和體積密度的均一化，讓信息傳導(dǎo)速度在系統(tǒng)內(nèi)不存在瓶頸，應(yīng)該是韜定律的一個核心思想?！倍＄胝f。

根據(jù)華為披露的數(shù)據(jù)，過去六年間，該公司已基于該定律成功設(shè)計并量產(chǎn)了381款芯片。其中，將于今年秋季面世的麒麟芯片，率先采用了邏輯折疊技術(shù)，性能大幅提升。

“未來十年，我們會持續(xù)走向全面折疊，甚至走向更多層的折疊，持續(xù)優(yōu)化從器件、電路，到芯片和系統(tǒng)的全棧性能?！焙瓮ゲㄕf。

何庭波。圖片來源：華為官網(wǎng)

遠(yuǎn)期目標(biāo)上，華為預(yù)計，到2031年，基于韜（τ）定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

丁珉對界面新聞記者分析，這一目標(biāo)背后實際包含兩個疊加因素：一方面是國內(nèi)集成電路制程水平本身的漸進演進，另一方面是韜（τ）定律所代表的系統(tǒng)級整體優(yōu)化，在每一檔制程基礎(chǔ)上疊加出額外的性能增量。

他注意到，何庭波展示的晶體管密度與系統(tǒng)頻率增長曲線大致呈現(xiàn)三段式，2026年和2031年出現(xiàn)兩次明顯躍遷。

丁珉認(rèn)為，這兩個時點對應(yīng)的可能是國內(nèi)半導(dǎo)體工藝制程的節(jié)點提升，再疊加系統(tǒng)級優(yōu)化后，達到等效1.4納米的整體性能“應(yīng)該有比較大的可能性能夠達成”。

韜（τ）定律發(fā)布同日，何庭波將相關(guān)論文《A Time Scaling Theory for Multi-Layer Electronic Systems》提交至中國科學(xué)院科技論文預(yù)發(fā)布平臺。

何庭波在論文中判斷，摩爾定律主導(dǎo)下，半導(dǎo)體行業(yè)單純的幾何時代已經(jīng)結(jié)束，每層獨立優(yōu)化、時間作為剩余項的時代也已經(jīng)結(jié)束。

摩爾定律于1965年提出，核心內(nèi)容是集成電路上可容納的晶體管數(shù)量大約每18到24個月翻一番，性能也隨之翻倍。這一規(guī)律主導(dǎo)半導(dǎo)體行業(yè)半個多世紀(jì)。不過，自2010年前后，半導(dǎo)體行業(yè)的演進速度已普遍低于摩爾定律的預(yù)測節(jié)奏，行業(yè)面臨物理極限與經(jīng)濟效益的雙重壓力。

華為給出的技術(shù)方案在于多層級協(xié)同優(yōu)化體系，即貫穿器件、電路、芯片到系統(tǒng)層面。

器件層面，華為通過優(yōu)化晶體管與互連電阻和寄生電容，縮微器件級時間常數(shù)；電路層面，邏輯折疊通過突破傳統(tǒng)平面布局，縮短關(guān)鍵路徑走線長度并降低信號電阻電容負(fù)載；芯片層面，引入軟件、架構(gòu)、芯片的全棧軟硬芯協(xié)同設(shè)計；系統(tǒng)層面，通過定義靈衢總線，重構(gòu)計算系統(tǒng)互聯(lián)協(xié)議，實現(xiàn)超節(jié)點的統(tǒng)一內(nèi)存編址，降低通信時延。

從論文披露的細(xì)節(jié)看，麒麟2026的邏輯折疊應(yīng)用仍偏保守。該芯片采用的混合鍵合間距為1.5微米，折疊針對關(guān)鍵路徑選擇性應(yīng)用，而不是在整個設(shè)計中全面應(yīng)用。即便如此，論文測算麒麟芯片CPU核心頻率今年將達3.1GHz。

根據(jù)論文預(yù)測，2026年到2035年，晶體管密度預(yù)計升至400MTr/mm2以上，麒麟芯片CPU核心頻率已具備向4GHz及以上推進的空間。

論文截圖。圖片來源：《A Time Scaling Theory for Multi-Layer Electronic Systems》

事實上，繞開純粹的幾何縮微，轉(zhuǎn)向系統(tǒng)級整合尋找性能增量，已不是華為一家的選擇。

Yole Group數(shù)據(jù)顯示，先進封裝市場中2.5D與3D互連類型的營收，預(yù)計在2023年至2029年間保持37%的復(fù)合增長率。同時，整體先進封裝市場規(guī)模到2030年有望達到約794億美元，AI加速器、GPU與基于Chiplet的架構(gòu)是主要推動力。圍繞擺脫對單一制程節(jié)點的過度依賴，全球主要芯片廠商正在不同方向上同步給出答案。

丁珉對界面新聞記者表示，韜（τ）定律本質(zhì)上的思想方法，過去十余年在全球集成電路行業(yè)已經(jīng)或多或少有所體現(xiàn)。

他介紹，先進封裝領(lǐng)域的2.5D（CoWoS）、3D等技術(shù)，本質(zhì)都是通過把兩顆或多顆芯片堆疊在一起、拉近集成電路晶體管之間的距離，從而提高整個系統(tǒng)的晶體管體積密度與面積密度。臺積電此前提出的STCO（System Technology Co-Optimization，系統(tǒng)技術(shù)協(xié)同優(yōu)化）也表達了與韜定律相近的思路，即不再一味追求單個晶體管尺寸的縮小，而是在系統(tǒng)層面整體優(yōu)化計算系統(tǒng)的設(shè)計與制造工藝。

在他看來，華為此次發(fā)布，體現(xiàn)出其作為國內(nèi)算力與集成電路領(lǐng)軍企業(yè)，在STCO方面已經(jīng)形成了一套帶有自身特色且有清晰路線的技術(shù)體系。

值得關(guān)注的是，何庭波格外強調(diào)，未來一定屬于開放合作，在半導(dǎo)體演進的路徑上，沒有一家企業(yè)可以獨自完成所有答案。

丁珉對界面新聞記者表示，從二級市場表現(xiàn)、一級市場口碑到業(yè)內(nèi)人士的討論來看，圍繞韜（τ）定律的關(guān)注度密集，整體反饋相對正向。

不過，界面新聞記者向多位業(yè)內(nèi)人士了解到的信息顯示，業(yè)內(nèi)對韜（τ）定律的態(tài)度暫時尚不統(tǒng)一。

有業(yè)內(nèi)人士向界面新聞表示，韜（τ）定律目前仍是一個較新的產(chǎn)業(yè)概念，不排除華為借此嘗試樹立新的行業(yè)標(biāo)準(zhǔn)、推動供應(yīng)鏈聚集的可能，更深入的判斷仍有待時間觀察。

持保留意見的聲音同時存在。另有相關(guān)人士向界面新聞表示，該定律目前仍有待實際驗證，公開披露的信息尚不足以構(gòu)成充分的理論支撐。